三星将开发一种全新设计的3nm晶体管nanosheet,或成芯片终结者

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现代微出理 器是世界上最复杂性的系统之一,但其核心是一个多多多非常简单的,那只是亲戚亲戚你们你们 认为非常美丽的装置——晶体管。今天在微出理 器蕴含数十亿个晶体管,它们几乎完整版相同。随后,提高那先 晶体管的性能和密度是持续制造高性能微出理 器最简单的方法,它们所支持的计算器不让 更好地工作。即使现在它不可能 (几乎)始于,但这只是摩尔定律身前的前提。正如前面所说,发展到今天,为微出理 器制造更小、更好的晶体管变得那末困难,且价格也那末昂贵了。现在不到英特尔,三星和台积电这三家公司不让 再继续往更小节点推进。它们目前都在制造离米 所谓的7纳米节点的集成电路。但某种 冠上了摩尔定律早期遗迹的名称不再具有明确的物理意义,但它反映了集成电路上的价值形式和器件小型化的程度。

7纳米是目前最前沿的技术。但三星和台积电在4月宣布,它们始于转向下一个多多多节点——5纳米。三星还有一些额外的消息:它们认为什么在儿 行业近十年来总爱使用的那种晶体管不可能 走到了尽头。它们正在为2020年左右推出的下一个多多多节点——3 nm——开发某种 全新设计的晶体管。

某种 晶体管设计有各种各样的名称:gate-all-around、multibridge channel和nanobeam 。但在研究界亲戚亲戚你们你们 总爱称它为nanosheet。某种 名字都在很重要。重要的是,某种 设计不仅仅是逻辑芯片的下一代晶体管,但它只是可能 是最后一个多多多。

尽管价值形式和材料已发生变化,但金属氧化物半导体场效应晶体管或MOSFET(微出理 器中使用的晶体管类型)自1959年发明的故事人以来总爱拥有相同的基本价值形式:栅极堆叠(gate stack)、沟道区域(channel region),源电极(source electrode)和漏电极(drain electrode)。在那先 器件的原始形式中,源极,漏极和沟道基本上是掺杂有一些元素原子的硅区域,原本就以产生具有一定量移动负电荷(n型)的区域或具有一定量移动正电荷(p型)的区域。对于构成当今计算机芯片的CMOS技术,您都要这某种 类型的晶体管。

MOSFET的栅极堆叠发生沟道区域的正后面 。今天,栅极堆叠由金属(用于栅电极)制成,发生介电材料层的顶上。该组合设计用于将电场投射到晶体管沟道区域中,一起去出理 电荷泄漏。

向栅极(相对于源极)施加足够大的电压,就会在电介质和硅之间的界面附进产生一层移动电荷载流子。一旦该层完整版桥接(bridges)从源极到漏极的跨度,电流就都要流过。将栅极电压降低到接近零,随后“挤压”导电通路关闭。

当然,为了使电流通过沟道从源极流到漏极,您首先都要一个多多多电压。随着晶体管价值形式那末小,某种 电压的影响最终因为晶体管迎来了历史上最大的转变。

这是不可能 源极-漏极电压都要在电极之间产生其被委托人的导电区域。随着每个新一代晶体管产生的沟道区域变得那末短,漏极电压的影响变得那末大,充电的随后 电荷也会泄漏。病在栅极附进区域下方“躲避”。原本引致的结果是晶体管从未完整版关闭、浪费电力并产生热量。

为了阻止不都要的电荷流动,都要使沟道区域更薄,限制电荷通过的路径。随后在栅极方面都要在更多侧面环绕通道。随后,今天的晶体管FinFET就诞生了。这是某种 沟道区域基本上在其侧面tilted up得设计,原本就接以在源极和漏极之间形成纤薄的Fin,为电流提供更宽的通路。随后将栅极和电介质覆盖在Fin上,在三面而都在仅一面上围绕它。

FET的演变

自1959年推出以来,场效应晶体管主要内置于硅平面中。但为了更好地控制其漏电电流,这就推动了FinFET的诞生,而现在亲戚亲戚你们你们 即将迈入stacked sheets的时代。

毫无问题报告 报告 ,FinFET取得了巨大成功。我觉得 它是十多年前发明的故事人的,但FinFET 到2011年才首次在英特尔推出 22纳米节点上实现,随后由三星,台积电也陆续推出了相应工艺。从那随后 ,它总爱是摩尔定律缩放最后阶段中最先进的硅逻辑的主力,但所有好事都在始于。

对于3-nm节点, FinFET无法胜任任务。亲戚亲戚你们你们 在十多年随后 就想看 某种 情况汇报,被委托人也是那末。

我觉得 很好,但FinFET有其问题报告 报告 。

首先,它引入了一个多多多设计限制,而在旧“平面”晶体管上我觉得 原本都在一个多多多问题报告 报告 。要了解某种 ,您都要了解晶体管的波特率、功耗、制造复杂性性和成本之间总爱发生权衡(trade-off)。某种 权衡与沟道的深度有很大关系,在设备设计圈中亲戚亲戚你们你们 将其称为W eff。更宽的深度因为您都要更快地驱动更多电流并开关晶体管。但它也都要更复杂性,更昂贵的制造工艺。

在平面设备中,您只需通过调整通道的几何价值形式即可进行权衡。随后Fin不允许那末多的灵活性。连接晶体管以形成电路的金属互连构建在晶体管自身后面 的层中。随后,在不干扰互连层的情况汇报下,晶体管鳍片的深度实际上不让变化很大——这就离米 平面设计中的深度。今天,芯片设计人员通过制造具有多个鳍片的单个晶体管来出理 某种 问题报告 报告 。

FinFET的原本缺点是其栅极仅在一个多多多侧面围绕矩形硅鳍片,而底部侧面连接到硅的主体。当晶体管关闭时,这允许一些漏电流流动。一些研究人员推断,要获得对通道区域的最终控制,都要将栅极完整版包围。

自1990年以来,研究人员总爱将某种 想把某种 设想归结为合乎逻辑的结论。也只是在那一年,研究人员报告了第一个多多多具有完整版围绕沟道区域的栅极硅器件。从那时起,一代又一代的研究人员始于研究所谓的gate-all-around设备。到10003年,寻求最大程度减少泄漏的研究人员将沟道区域变成了四根狭窄的纳米线,桥接了源极和漏极,并被四周的栅极包围。

那末为那先 不让gate-all-around纳米线来做最新的晶体管呢?答案我觉得 是一样的:也与通道深度有关。不可能 细线提供很少的电子逃逸不可能 ,从而在晶体管关闭时保持晶体管关闭。随后当晶体管导通时,它也几乎那末电子流动的空间,从而限制了电流并减缓了开关。

通过将纳米线堆叠在一起去,您都要获得更多的Weff,从而获得更大的电流。三星工程师在10004年推出了某种 配置版本,称为多桥通道(multibridge channel)FET。但它有一些局限性。这类,与FinFET的鳍片一样,叠层不到太高不可能 会干扰互连层。被委托人面,每个额外的纳米线都在增加器件的电容,从而降低晶体管的开关波特率。最后,不可能 制造非常窄的纳米线的复杂性性,它们总爱在边缘处变得粗糙,而某种 皮下组织粗糙度会妨碍电荷载体的波特率。

10006年,在法国CEA-Leti与亲戚亲戚你们你们 一起去工作的工程师(恩斯特)展示了一个多多多更好的主意。亲戚亲戚你们你们 使用一叠薄硅片代替使用一堆纳米线桥接源极和漏极。亲戚亲戚你们你们 的想法是在较小的晶体管中增加通道的深度,一起去保持对泄漏电流的严格控制,从而提供性能更好,功耗更低的器件。

在亲戚亲戚你们你们 原被委托人(Khare)的指导下,IBM Research在2017年进一步采用了某种 概念,表明由堆叠纳米片( stacked nanosheets)制成的晶体管实际上提供的Weff比占用相同芯片面积的FinFET 还多。

但nanosheet 设计提供了一个多多多额外的好处:它恢复了向FinFET过渡中遗弃的灵活性。不可能 亲戚亲戚你们你们 都要将Sheet放宽以增加电流或缩小以限制功耗。IBM Research不可能 制作了一个多多多堆叠,尺寸范围从8mm到1000 nm不等。

怎样制作nanosheet ?

制造nanosheet 都要Sacrificial layers,选取性化学蚀刻剂和先进原子级别的精确沉积技术。

你是怎样制造nanosheet 晶体管的?考虑到大多数半导体制造工艺从硅的顶部直接切割或从暴露的皮下组织直接填充。Nanosheets 只都要在一些材料层之间去除材料并用金属和电介质填充间隙。

主要技巧是构建所谓的超晶格(superlattice)——某种 由某种 材料组成的周期性层状晶体。在某种 情况汇报下,它是硅和硅锗。研究人员制作了19层的超晶格,但所涉及的机械应力以及电容使得使用了一些不合理的层(ill advised)。在生长适当数量的层随后 ,亲戚亲戚你们你们 使用蚀刻硅锗但不对硅做任何影响的选取性化学品去刻蚀,仅留下硅纳米片作为源极和漏极之间的桥。这实际上都在一个多多多新想法; 法国电信和意法半导体的工程师20年前在实验性的“silicon-on-nothin”晶体管上就使用了相同的方法。亲戚亲戚你们你们 试图通过在晶体管沟道区域下方埋设一层空气来限制短沟道效应的器件。

一旦你构建了硅nanosheet 通道区域,就都要填充间隙,首先用电介质包围通道,随后用金属形成栅极堆叠。某种 个多多步骤都在通过称为原子层沉积(atomic layer deposition)的工艺完成的,该工艺是十多年前引入到半导体制造中的。在该过程中,气态化学物质吸附到芯片的暴露皮下组织,甚至nanosheet的下侧,以形成单层。随后加入第二种化学物质,与第某种 化学物质反应,留下所需物质的原子级层,这类电介质二氧化铪(dielectric hafnium-dioxid)。该过程非常精确,使得沉积材料的深度可控制到单个原子层级。

关于nanosheet设计的令人震惊的事情之一是,它不可能 延伸摩尔定律,但它仍然要面对热的问题报告 报告 。

每个技术节点的晶体管密度仍在增加。随后IC都要合理地消除的热量。功率密度在过去十年内总爱等待时间在每平方厘米约1000瓦的层级。芯片制造商也竭尽全力出理 超越某种 基本限制。这类为了保持低温,时钟频率不超过4Gh。这也是出理 器行业转向多核设计,推出哪几个较慢的出理 器内核去完成与单个快速出理 器内核相同的工作,一起去产生更少的热量。不可能 亲戚亲戚你们你们 希望不让 再次提高时钟波特率,亲戚亲戚你们你们 就都要有比硅某种 更高效的晶体管。

某种 不可能 的出理 方案是将新材料引入沟道区,这类由元素周期表第III和V列元素组成的锗或一些半导体(这类砷化镓)。在那先 半导体中,电子的移动波特率都要快10倍以上,从而都要更快地切换由那先 材料制成的晶体管。更重要的是,不可能 电子移动得更快,您都要在更低的电压下操作设备,从而提高能效并减少热量产生。

Nanosheet森林:叠层Nanosheet也显示出化合物半导体的巨大前景,这类铟镓砷(gallium arsenide )[上述],以及锗等硅替代品。

2012年,受早期纳米线晶体管和超晶格价值形式研究的启发,亲戚亲戚你们你们 使用铟镓砷(某种 III-V半导体)构建了一些三纳米片器件。结果好于预期。该nanosheet晶体管允许每微米沟道深度的电流为9,000微安。这比目前最好的平面InGaAs MOSFET好离米 三倍。不可能 制造工艺得到进一步改善,器件性能仍然远远低于某种 晶体管都要提供的极限。通过堆叠更多nanosheet,亲戚亲戚你们你们 都要将性能提高10倍或更多。(发生加利福尼亚州马里布的HRL实验室的研究人员正在研究数兩个nanosheet的叠层,以开发氮化镓功率器件。

随后InGaAs都在未来nanosheet晶体管的唯一选取。研究人员还在探索具有高迁移率电荷载体的一些半导体,如锗,砷化铟和锑化镓。这类,新加坡国立大学的研究人员最近使用由砷化铟制成的n型晶体管和由锑化镓制成的p型晶体管的组合构建了一个多多多完整版的CMOS IC 。另外,还一个多多多多不可能 更简单的出理 方案,那只是使用掺杂锗,不可能 电子和穿过它的正电荷载流子(空穴)的波特率都非常快。然而,锗目前仍然发生一些制造工艺和可靠性问题报告 报告 。随后,业界不可能 首先采用硅锗作为通道材料。

总而言之,堆叠nanosheet似乎是构建未来晶体管的最佳方法。芯片制造商不可能 对该技术充满信心,都要在不久的将来将其放进路线图上。随着高迁移率半导体材料的整合,nanosheet晶体管都要很好地带给亲戚亲戚你们你们 任何人现在都要预见的未来。

文章来源: 半导体行业观察